EDA实验 作业 课程设计，用原理图输入法设计一位全加器

采用原理图输入法设计了全加法器、计数器(74160)和解码器(7448)，顶层设计采用原理图设计，采用混合输入和分层设计，VHDL语言组合电路设计，0—9可逆计数器输出为8421BCD码，交通灯、数字时钟采用VHDL语言设计