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Verilog HDL

简介:Verilog HDL是一种硬件描述语言,以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言,都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司(该公司于1989年被Cadence公司收购)开发。两种HDL均为IEEE标准。
cordic输出正余弦的verilog源码下载
贡献者:17201036034 更新时间:2019年10月29日 21:30
cordic算法的NCO在FPGA中的实现
贡献者:18201036034 更新时间:2019年10月29日 12:59
基于fpga的dds的信号发生器verilog源代码
贡献者:18201036034 更新时间:2019年10月28日 21:58
verilog实现DDS完整工程文件
贡献者:17201036034 更新时间:2019年10月28日 21:48
Verilog_HDL高级数字设计第二版 英文版
贡献者:cptchn 更新时间:2019年10月28日 15:59
Verilog数字系统设计教程_第2版PDF
贡献者:nan0219 更新时间:2019年10月24日 16:54
数字通信同步技术的MATLAB与FPGA实现 AlteraVerilog版 PDF
贡献者:不问归期 更新时间:2019年10月17日 11:36
基于FPGA实现AD精度转换的verilog代码
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AD5724 FPGA verilog实现
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轻松成为设计高手-Verilog HDL实用精解的源代码
贡献者:2224045351 更新时间:2019年10月16日 16:13

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