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Verilog HDL

简介:Verilog HDL是一种硬件描述语言,以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言,都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司(该公司于1989年被Cadence公司收购)开发。两种HDL均为IEEE标准。
Verilog数字系统设计教程电子书PDF
贡献者:137504951 更新时间:2019年10月16日 11:03
基于pll verilog写的倍频器,亲测可用
贡献者:18201036034 更新时间:2019年10月8日 09:48
基于FPGA的PLL程序Verilog 源代码下载
贡献者:18201036034 更新时间:2019年10月8日 09:49
全数字锁相环的verilog源代码
贡献者:17201036034 更新时间:2019年10月8日 09:52
数字锁相环verilog源码下载
贡献者:17201036034 更新时间:2019年10月8日 09:56
pll锁相环用verilog描述已仿真
贡献者:18201036034 更新时间:2019年10月3日 15:23
锁相环pll工作原理及verilog代码
贡献者:16201036034 更新时间:2019年10月3日 18:01
锁相环verilog代码
贡献者:15201036034 更新时间:2019年10月4日 08:58
用verilog写的倍频
贡献者:15201036034 更新时间:2019年10月4日 09:45
最简单的倍频verilog程序源码Quartus II
贡献者:18201036034 更新时间:2019年10月4日 09:47

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